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PCB 總線布線和布局：基礎(chǔ)知識
PCB 總線布線和布局：基礎(chǔ)知識
沒有 PCB 總線布線和布局，現(xiàn)代計(jì)算根本不可能實(shí)現(xiàn)。許多并行處理數(shù)據(jù)的數(shù)字系統(tǒng)也是如此。如果您正在進(jìn)行新的 PCB 設(shè)計(jì)，并且需要在不同設(shè)備之間路由總線，則需要遵循一些簡單的規(guī)則，以確保您的信號不會失真并正確觸發(fā)后續(xù)設(shè)備。由于一些設(shè)計(jì)人員可能會質(zhì)疑在總線布線中直角轉(zhuǎn)彎是否明智，因此我也將在這里說明這一點(diǎn)。
PCB總線布線的四大規(guī)則
總線布線的三個(gè)重要點(diǎn)是設(shè)計(jì)一致的走線阻抗、正確的端接和緊密的接地返回路徑以最小化環(huán)路電感。還有一個(gè)需要考慮的重點(diǎn)，即并行總線的走線長度匹配。同樣的問題適用于沿總線路由時(shí)鐘信號，無論是公共時(shí)鐘還是源同步時(shí)鐘。嵌入式時(shí)鐘，其中時(shí)鐘信號編碼在比特流的前幾位，不會在 PCB 總線布線中出現(xiàn)時(shí)鐘布線問題。
隨著驅(qū)動(dòng)器/接收器 IC 串聯(lián)數(shù)量的增加，使用帶有總線的公共時(shí)鐘更容易出現(xiàn)錯(cuò)誤定時(shí)信號。這是因?yàn)槊總€(gè) IC 都會在信號軌跡上產(chǎn)生一些抖動(dòng)，并且抖動(dòng)會以正交方式增加。此外，每個(gè) IC 都有一些延遲，來自公共時(shí)鐘源的時(shí)鐘線需要延遲匹配以解決累積的傳播延遲。使用 PLL 抑制時(shí)鐘中的抖動(dòng)是可能的，但并不實(shí)際，尤其是當(dāng)我們考慮雙向總線上的往返時(shí)鐘時(shí)。隨著數(shù)字系統(tǒng)變得更加復(fù)雜，標(biāo)準(zhǔn)化 IC 已轉(zhuǎn)向源同步或嵌入式時(shí)鐘方案。使用源同步時(shí)鐘，您仍然需要確保時(shí)鐘長度正確匹配 以便驅(qū)動(dòng)器/接收器在適當(dāng)?shù)臅r(shí)間鎖定。
原理圖中的雙向總線
過孔在 PCB 總線布線中的使用
保持一致的信號/時(shí)鐘線長度和一致的阻抗的一方面在于您如何在總線中路由信號。即使在低數(shù)據(jù)速率下，您也應(yīng)該盡量減少總線上的過孔，以防止阻抗不連續(xù)。如果您確實(shí)在總線上使用過孔，則可能需要沿著走線的長度錯(cuò)開過孔，以便為過孔留出足夠的空間。
在布線具有指定差分/單端阻抗的密集差分對時(shí)尤其如此，因?yàn)槟赡茈y以在一組走線上將過孔彼此相鄰放置。對于差分對，只要沿差分對對稱地布置過孔，您仍然可以避免一些輕微的過孔分離。當(dāng)您為過孔騰出空間時(shí)，耦合會略微減弱，但您仍然可以在接收器處獲得足夠的共模噪聲抑制。
多層 PCB 總線布線
當(dāng)使用具有非常嚴(yán)格公差的低電平設(shè)備（3.3 V 或更低）時(shí)，最好將電源和接地層放置在相鄰層上，接地層直接位于表面下方，以確保信號和電源完整性。此時(shí)，您不必?fù)?dān)心正交路由，但您需要確保總線中信號的長度匹配和阻抗一致。這將我們帶到了涉及 PCB 總線布線的另一點(diǎn)，我經(jīng)常在 EE 論壇上看到這個(gè)問題。這涉及在總線中（或在任何其他情況下）路由信號時(shí)使用 45 度或直角轉(zhuǎn)彎。
PCB 總線布線中的直角或 45 度角？
大多數(shù)設(shè)計(jì)師會說，由于在拐角處產(chǎn)生的 EMI，您永遠(yuǎn)不應(yīng)在 PCB 布局中使用直角轉(zhuǎn)彎，這也會出現(xiàn)在總線中。一旦總線被分成單獨(dú)的走線，從邏輯上講，強(qiáng)串?dāng)_會出現(xiàn)在直角拐角附近的走線中。也有人說，直角彎曲會導(dǎo)致信號反射回源。
在數(shù)學(xué)上，由于折射率對比，走線和自由空間之間存在阻抗不匹配。每當(dāng)阻抗不匹配時(shí)，就有可能發(fā)生反射和共振；在波傳播的任何結(jié)構(gòu)中都是這種情況。然而，諧振是否可以支持為駐波，這會產(chǎn)生強(qiáng)烈的 EMI和串?dāng)_，取決于與行進(jìn)信號頻率（數(shù)字或模擬）相比的結(jié)構(gòu)尺寸。
一些設(shè)計(jì)師建議不要使用直角彎曲的實(shí)際原因是它們的可制造性。角落會在 PCB 中形成酸阱，其中蝕刻劑溶液的表面張力將蝕刻劑限制在角落處。這在狹窄的角落中更像是一個(gè)問題，其中軌跡以銳角分叉。當(dāng)蝕刻劑陷入酸阱時(shí)，會導(dǎo)致過度蝕刻，從而增加跡線的表面粗糙度。今天，這是一個(gè)主要出現(xiàn)在低質(zhì)量海外制造商身上的問題。
極高頻模擬信號或具有非常快上升時(shí)間的數(shù)字信號（我們在這里討論的是低于 20 ps！）可以在拐角附近產(chǎn)生強(qiáng)制共振，但前提是直角結(jié)構(gòu)的幾何形狀足夠小。與信號相關(guān)的半波長（對數(shù)字信號使用拐點(diǎn)頻率）通常可以用作檢查給定結(jié)構(gòu)中是否會出現(xiàn)強(qiáng)制共振的基準(zhǔn)。在直角轉(zhuǎn)彎的情況下，應(yīng)使用四分之一波長，因?yàn)槟哂虚_放結(jié)構(gòu)。
對于具有 20 ps 上升時(shí)間（17.5 GHz 拐點(diǎn)頻率）的數(shù)字信號，假設(shè)有效介電常數(shù)為 4 ，半波長為 4.2 毫米。即使我們考慮 0.5 毫米（20 密耳）的寬大走線寬度以保持 50標(biāo)準(zhǔn)厚度 FR4上的歐姆阻抗，幾何形狀仍然太小，無法支持如此高的頻率諧振，這意味著任何諧振在從跡線輻射 EMI 時(shí)都會迅速衰減。出于實(shí)際目的，您可以有效地忽略 PCB 總線布線中直角彎曲的問題，因?yàn)樵诖蠖鄶?shù)情況下，任何輻射 EMI 都很弱。對于非常高頻的模擬信號，由于這些跡線的寬度往往更寬，因此產(chǎn)生共振的可能性更大。
檢查您的數(shù)據(jù)表和信令標(biāo)準(zhǔn)！
盡管數(shù)據(jù)表似乎有一些不一致的信息，但它們通常會告訴您在路由信號總線時(shí)允許的容差。任何長度/時(shí)序失配和阻抗變化都應(yīng)作為設(shè)計(jì)規(guī)則輸入，以確保您的總線按規(guī)定執(zhí)行。您的交互式布線工具可以在布線時(shí)檢查您的電路板，確保您的設(shè)備按預(yù)期工作。
Altium Designer ?中的交互式布局工具是PCB 總線布線的理想選擇。在您創(chuàng)建電路板時(shí)，這些工具會根據(jù)您的設(shè)計(jì)規(guī)則自動(dòng)檢查您的布局。使用布局前和布局后仿真工具，您可以在轉(zhuǎn)向制造之前檢查總線設(shè)計(jì)中的信號完整性。