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使用終端控制反射
使用終端控制反射
討論了傳輸線上的反射及其行為。從本質上講，已經證明沿著傳輸線傳播的 EM 能量將沿該線反射，除非它被吸收。討論了兩種類型的反射——過沖或下沖，并給出了表明下沖是主要關注問題的數據。
回顧一下，在圖 1 的上部，有一個未端接的 5V CMOS 電路驅動 50 歐姆傳輸線。
圖 1. 未端接的 5V CMOS 驅動傳輸線
該電路足夠快，以至于這條線上的反射能量導致出現在負載輸入端的電壓是沿傳輸線開始的電壓電平的兩倍。在這個過程中，加倍超過了+5.7伏的最大允許“1”電壓。
圖 1 的底部顯示了示例電路的上升沿和下降沿。下降沿也加倍并低于地面 2 伏以上，超過了 -0.7 伏的電壓限制。
兩條水平線表示最大允許信號擺幅。
電壓過高的原因是從傳輸線開始的信號大小太大。當它加倍時，產生的電壓太大了。沿傳輸線開始的電壓值由驅動器的輸出阻抗和傳輸線的阻抗形成的分壓器決定，如圖 2 所示。
圖 2. T0 時驅動器和傳輸線的等效電路
串聯和并聯端接
可以采取一些措施使上述等效電路中的兩個阻抗大小相同。為此，5 伏啟動信號將被分成兩半，沿線路啟動的信號將是 2.5 伏，這正是所需要的。圖 3 顯示了這是如何完成的。
圖 3. 串聯端接 5V CMOS 驅動傳輸線
通過向驅動器的輸出添加一個 25 歐姆的電阻器來調整分壓比。這是一個串聯終端的例子。
和以前一樣，2.5V 信號沿傳輸線傳輸，到達開路。這種開路沒有吸收電磁場中的能量。在出站行程中，傳輸線的寄生電容充電到 V/2 或 +2.5 伏。在回程中，寄生電容被充電至 +5 伏。當電磁場回到源頭時，它遇到了圖 4 所示的等效電路。
圖 4. 反射波到達驅動器時看到的等效電路
圖4中Zout為25，Zst（串聯端接器）為25歐，共50歐，電壓源為短路。傳輸線阻抗為 50 歐姆。其效果是提供完美的傳輸。50 歐姆終端吸收返回 EM 場中的所有能量，因此沒有反射。這意味著電路穩定在+5 伏。當信號從邏輯 1 切換到邏輯 0 時，會發生相同的事件。負載提供了一個預期的方波，并且沒有違反部件的輸入電壓額定值。
因此，圖 3 中的電路被稱為“串聯終止”。由此產生的切換通常被稱為反射波切換，因為只有當反射波在返回源的途中經過時，數據才會沿線全部變好。可以看出，線路兩端的電壓波形是不同的。只有線路的負載端始終具有有效的邏輯電平。在驅動器和負載之間的任何地方，電壓電平在一段時間內介于 1 和 0 之間。這是一個無效的邏輯狀態。因此，除了距離驅動器最遠的線路末端之外，諸如時鐘輸入之類的邊沿敏感負載不能位于任何地方。
圖 3 中的反射波切換是 PCI 總線的基礎。這是進行高速信號傳輸的最低功耗方法。但是，在用于 PCI 等總線時存在限制。限制是信號在總線上往返時兩個工作臺電壓電平的持續時間。
在此“死區時間”過去之前，不能執行任何邏輯運算。這就是原始 33 MHz PCI 總線具有帶寬限制的原因。可供用戶使用的快速 CPU 性能數量有限。最初的 33 MHz PCI 總線允許為 30 英寸長。這種總線上的往返延遲為 10 納秒。一個時鐘周期內的總時間僅為 30 納秒。在每個開關邊緣，10 納秒被消耗為死區時間。這對于兩個邏輯電平只剩下 10 納秒。增加時鐘頻率不會減少死區時間。它只會減少“數據良好”的時間。
我們從 33 MHz PCI 總線發展到 66 MHz 和 100 MHz 總線系統。這是可能的，原因如下：
66 MHz PCI 總線規范規定最大總線長度不能超過 9 英寸。此總線長度的往返延遲為 3 納秒。在這個 15 納秒的時鐘周期中，只有 6 納秒用作死區時間，剩下 9 納秒用于邏輯運算。這足以滿足切換需求。
100 MHz PCI 總線的時鐘周期僅為 10 納秒。為了使其工作，總線長度被限制為 5 英寸或 3 納秒的往返延遲。
前面的討論提出了一些有趣的觀點。為了在總線組織系統中使用串聯端接邏輯，有必要隨著時鐘頻率的增加而減小系統尺寸。這最大限度地減少了死區時間。在時鐘頻率高于 100 MHz 時，構建此類有意義的系統變得困難。那么，時鐘頻率超過 GHz 的超級計算機是如何工作的呢？
如果我們假設 EM 能量在線路的負載端被吸收，如圖 5 所示，操作的第一部分中的事件與之前的所有示例相同。
圖 5. 具有并行終端的 5V CMOS 電路
+3.3 伏的基準電壓作為信號沿傳輸線向下發射。2 納秒后，電磁場到達線路的負載端。圖 6 描述了上升沿和下降沿的情況。沿傳輸線的所有點都有相同的波形。似乎沒有任何非法的邏輯狀態或反射。
圖 6. 具有上升沿和下降沿的并聯端接的 5V CMOS 電路
不幸的是，由于這是一個 5 伏 CMOS 電路，因此該系列的最小邏輯 1 為 +4.2 伏。圖 6 中的邏輯 1 未達到此級別。即使沒有反射，電路也不會工作，因此必須采取措施提高邏輯 1 的電平。由輸出阻抗和線路阻抗形成的分壓器設置邏輯 1 電平。這些因素之一需要改變。很難改變足夠的線路阻抗來解決這個問題，因此需要降低驅動器輸出阻抗。圖 7 對此進行了描述。
圖 7. 具有并行終端的 3.3V CMOS 電路
一個新的驅動器已經找到，輸出阻抗為 5 歐姆。這次電路有一個 3.3 伏的 CMOS 驅動器。可以看出，邏輯 1 的基準電壓是 V 的 10/11 或 3 伏。這是該電路的正確邏輯電平 1。所有條件均已滿足，且不存在非法邏輯狀態。此外，負載可以沿著傳輸線放置在任何地方，并確保它始終會看到正確的邏輯信號。這稱為并行終止。它是用于所有超高速邏輯路徑的端接方法。然而，這種信令協議在功耗方面也有其缺點。在 3.3 伏信號擺幅下，每條信號線的功率接近 1/5 瓦，這對于實際系統來說太高了。因為這，旨在實現并行端接的所有邏輯系列的信號擺幅都很小。例如，ECL 信號擺幅約為 1 伏；GTL 信號擺幅為 800 毫伏，LVDS 信號擺幅為 400 毫伏。
上述低級邏輯系列在高速下工作得非常好。但是，由于小信號擺幅，它們沒有很大的噪聲容限。因此，噪聲管理成為設計過程中非常重要的一部分。當存在包含 3.3 伏或 5 伏 CMOS 電路的混合邏輯系統時尤其如此。
重要的是要記住，當使用并聯終端時，基準電壓是邏輯 1 電壓。為了產生足夠大的邏輯 1 電壓以進行正常操作，驅動器的輸出阻抗必須遠小于線路阻抗。
其他類型的終止
除了串聯端接和并聯端接之外，有時還提供其他端接作為反射的解決方案。這些終止包括：
交流電終止。
二極管端接。
戴維寧終止。
戴維寧網絡作為上拉或下拉。
在同一網絡上使用的串聯和并聯終端。
這些終止及其技術有效性或缺乏有效性在下面進行了檢查。
交流終端有時建議將其作為控制傳輸線開放端電壓倍增的一種方式。交流終端將并聯終端電阻連接到帶有小電容器的網絡末端。這種方法的目標是在邏輯電平處于“穩定狀態”時邊緣切換和斷開連接期間提供終止。這種方法最初是在 TTL 邊緣變得足夠快以至于它們超過 1/4 TEL（傳輸電長度）并導致門輸入端電壓過高時設計的。當 AC 終端連接到網絡末端時，結果是上升沿或下降沿具有 RC 時間常數，可有效減慢邊沿，同時限制過沖。如果邊緣退化是可以接受的，AC 端接可能是應對快速邊緣的方法。
在圖 8 中，圖的上部顯示了圖 1 中包含的相同電路，但帶有交流端接。
?F igure 8. AC并行終止5V CMOS輸電線路
可以看出，選擇電阻器和電容器的值使得過沖不超過VDD +0.7伏，信號開始看起來像正弦波，邊緣不再尖銳。
在本例中，如果時鐘頻率大大超過 66 MHz，不僅波形變得更像正弦波而不是方波，而且不再能夠維持所需的信號擺幅。嘗試將 AC 終端與 DRAM 陣列一起使用時會出現此問題。在高時鐘速率下，它不是一種表現良好的方法，而應僅將其視為電路的“創可貼”解決方案，該電路應該在開始時設計為具有真正的串聯或并聯端接。
傳輸線接收器端的二極管終端代替電阻終端是
創可貼方法的另一個例子。不是設計具有適當
端接以防止過沖變得過大的傳輸線，而是將一對二極管連接在信號線和兩個電源軌之間，其方向是這樣的，當過沖超過 Vdd 時，一個二極管作為鉗位打開。如圖 9 所示。
9. Shotky 二極管終端
當過沖試圖低于 Vss（電壓源）時，另一個二極管作為鉗位打開。這確實有效，但是二極管必須是肖特基二極管才能足夠快地開啟。此外，這種特定方法的每行成本非常高。
迄今為止描述的并聯端接已接地。這是一個象征性的接地，因為實際的并聯終端總是連接到一個特殊的終端電壓，而不是接地、Vdd（電壓漏極）或 Vee（電壓發射極）。對于在接地和 -5.2 伏之間工作的 ECL，終端電阻實際上連接到一個特殊的 Vtt（電壓終端）電源，該電源為 -2.0 伏。GTL 終端連接到 +1.2 伏，而 2.2 伏 CMOS 的并行終端連接到 +1.1 伏。
使用上述邏輯系列時，需要添加一個電源和一個電源平面來提供所需的終端電壓。如果只有少數電路需要并行端接，就像 PECL 用于收發器接口的情況一樣，這相當于僅使用幾條線路就需要大量費用。
解決此問題的另一種方法是使用雙電阻網絡來模擬終端阻抗和終端電壓。這被稱為戴維寧等價物，如圖 10 所示。
圖 10. 戴維南并行終端網絡
為了確定產生等效電壓和阻抗所需的電阻值，有必要求解此圖中的兩個方程。這里，Vcc 是來自連接到雙極晶體管集電極端子的電源的電壓。Vt 是電壓互感器。
戴維南網絡可用于創建上拉至除 Vdd 以外的某個電壓或下拉至除地以外的某個電壓。VME 總線背板上的電阻網絡就是一個例子。
圖 11 是一個上拉網絡的例子。
圖 11. 用作上拉電阻的戴維寧終端
TTL 輸出具有非對稱輸出。輸出從 1 切換到 0 時的阻抗遠低于從 0 切換到 1 時的阻抗。由于缺乏對稱性，上升時間可能太慢而無法滿足時序裕量。添加一個上拉至 +3V（TTL 的最大值 1）可為充電線提供更多功率。這產生了改進的上升沿，而下降沿僅適度降級。
表 1 描述了終止傳輸線的所有方法及其特定操作特性。
圖 12 顯示了網絡中每個終端的位置。
表 1. 終結符類型和屬性
雖然表 1 中列出了五種類型的端接，但其中只有三種是真正有用的。其中包括：串聯端接、并聯端接和戴維南等效并聯端接。
圖 12. 終端網絡的位置
旨在用于高速信令的所有邏輯都能夠由這些前述終端之一處理。如果設計規則集似乎要求使用 AC 端接器或二極管端接器，最好回顧一下決策過程，以確定指定使用它們的原因。設計規則時很可能出錯。
幾乎在我們的每一門課中，都有一種看法，即網絡上既需要串聯端接也需要并聯端接。圖 13 是一個 ECL 網絡，它在驅動器的輸出端有一個串聯端接，在負載端有一個并聯端接。
圖 13. 具有串聯和并聯端接的 ECL 網絡
可以注意到，到達負載的信號永遠不會達到 ECL 邏輯 1 所需的 -0.8 伏。這是因為串聯端接和傳輸線在輸出信號沿傳輸線開始之前已將其分壓. 因為在負載端有一個并聯端接，這個信號沒有任何方法可以加倍以達到正確的邏輯 1。在這種情況下，“串聯端接”用作限流電阻器想要什么。
不幸的是，傳輸線也將其視為串聯終端。
規則的例外情況
正如在設計高速電子系統時經常發生的那樣，上述規則也有例外。在某些情況下，傳輸線的兩端都需要端接。這方面的兩個示例是具有用于輸出的射極跟隨器的視頻驅動器以及 OC-48 驅動器。
下面描述了這兩者的設計細節。
在視頻驅動器的情況下，發射極跟隨器有振蕩的趨勢。防止這種情況的常用方法是在發射極驅動傳輸線時將一個小電阻與發射極串聯。
完成此操作后，通過設計視頻放大器以產生更大的啟動電壓來克服信號問題。
對于 OC-48 驅動器，傳輸線路徑中的連接器等缺陷會產生小的反射。這些小的反射會返回驅動器，驅動器通常是一個偽電流源。這意味著驅動器具有高輸出阻抗。上述小反射中的能量被驅動器的高阻抗反射并返回到負載。到達負載后，反射會增加抖動。通過調整驅動器的輸出阻抗使其與線路阻抗完全匹配，可以吸收小反射并改善抖動。傳輸線的兩端是端接的，驅動端串聯端接，負載端并聯端接。在這里，驅動程序設計必須考慮到這些因素。然而，
概括
為了控制反射，兩個可行的選擇是并行端接、串行端接，或者對于某些邏輯系列，戴維南等效的并行端接。雖然存在其他類型的終端，但它們通常是創可貼實現，遠不如最初設計具有正確放置的并行或串行終端的電路那么可取。