24小時(shí)聯(lián)系電話:18217114652、13661815404
中文
技術(shù)專題
原型板的電源完整性測(cè)量
原型板的電源完整性測(cè)量
構(gòu)建新設(shè)備的兩個(gè)方面對(duì)于確保您的電路板按預(yù)期工作并滿足嚴(yán)格的性能要求至關(guān)重要。借助先進(jìn)的系統(tǒng)，驗(yàn)證原型進(jìn)行全面生產(chǎn)所需的測(cè)試和測(cè)量水平遠(yuǎn)遠(yuǎn)超出了使用萬(wàn)用表的范圍。
電源完整性測(cè)量非常重要，因?yàn)樵絹?lái)越多的系統(tǒng)以更低的電壓和更小的噪聲容限運(yùn)行。電路板中的電源完整性問(wèn)題可能是信號(hào)完整性問(wèn)題的根源，不應(yīng)孤立地對(duì)待這兩個(gè)認(rèn)證領(lǐng)域。讓我們來(lái)看看數(shù)字、高頻模擬和混合信號(hào)系統(tǒng)所需的一些標(biāo)準(zhǔn)電源完整性測(cè)量。
電源完整性問(wèn)題和測(cè)量
在板上安裝電源的全部意義在于確保您的組件獲得穩(wěn)定的電壓/電流。換句話說(shuō)，您需要確保電源提供的 5 V 在到達(dá)下游組件時(shí)仍為 5 V。IR 壓降是直流電壓降的明顯罪魁禍?zhǔn)祝?dāng)我們考慮連接到電源軌的實(shí)際組件的行為時(shí)，還會(huì)出現(xiàn)其他問(wèn)題。
這很簡(jiǎn)單，可以使用PDN 分析工具進(jìn)行模擬，但幾乎不可能在帶有電源層和接地層的電路板上進(jìn)行測(cè)量，除非您安裝了許多可以連接到探頭的測(cè)試點(diǎn)。如果您想對(duì)此進(jìn)行測(cè)試，您基本上需要制作一個(gè)與您的疊層相匹配的測(cè)試試樣，并包括電源/接地連接和一些電阻的測(cè)試點(diǎn)。這在以高速、高頻或兩者同時(shí)運(yùn)行的高性能系統(tǒng)中通常不那么重要。
在這些高性能系統(tǒng)中，電源軌上的振鈴更為重要。當(dāng) IC 切換時(shí)，它會(huì)從電源中汲取大量電流，從而在 PDN 中引起瞬態(tài)振蕩。如果沒(méi)有用于提取寄生參數(shù)和后續(xù)參數(shù)優(yōu)化的工具，設(shè)計(jì)一個(gè) PDN 來(lái)嚴(yán)格抑制這種振蕩是相當(dāng)困難的，并且隨著它的增加，使用串聯(lián)電阻提供阻尼（就像傳輸線中的串聯(lián)過(guò)度端接那樣）是不可能的PDN 阻抗。因此，標(biāo)準(zhǔn)做法是在相關(guān)帶寬內(nèi)使 PDN 阻抗盡可能小。對(duì)于給定的瞬態(tài)電流消耗，這可以最大限度地減少 PDN 上的電壓波動(dòng)。
這也應(yīng)該說(shuō)明去耦的重要性，包括正確的疊層設(shè)計(jì)和去耦電容器。去耦電容器被賦予了一個(gè)相當(dāng)不幸的名字，因?yàn)樗鼈儾蝗ヱ钊魏螙|西（在過(guò)濾的說(shuō)法中）。您的去耦網(wǎng)絡(luò)需要在足夠短的時(shí)間內(nèi)提供足夠的電荷，以便所有電荷都來(lái)自去耦電容器而不是電源。PDN 中的瞬態(tài)紋波會(huì)在數(shù)字 IC 的輸出中產(chǎn)生 ~1 ps/mV 或更多的隨機(jī)抖動(dòng)。時(shí)鐘抖動(dòng)達(dá)到數(shù)百 ps 的情況并不少見(jiàn)，這會(huì)在任何以高數(shù)據(jù)速率運(yùn)行的通道中產(chǎn)生問(wèn)題。
如果我們考慮這些要點(diǎn)，我們會(huì)看到需要在 PDN 中測(cè)量的五個(gè)主要量：
關(guān)鍵元件切換時(shí)的電壓紋波幅度
PDN 阻抗譜
振鈴產(chǎn)生的抖動(dòng)
時(shí)鐘周期的差異
直流穩(wěn)定性
解釋電源完整性測(cè)量
下圖顯示了使用示波器測(cè)量 PDN 上瞬態(tài)電壓響應(yīng)的示例示波器。
電源完整性測(cè)量結(jié)果示例。表層的電源軌用藍(lán)色表示，內(nèi)部電源平面電壓用綠色表示，測(cè)試信號(hào)用白色表示。所有電壓測(cè)量值都是根據(jù)電源回路收集的。
一旦測(cè)試時(shí)鐘信號(hào)打開(kāi)，我們就會(huì)看到與時(shí)鐘脈沖的上升/下降沿相對(duì)應(yīng)的重復(fù)瞬態(tài)響應(yīng)。這疊加在較低頻率的瞬態(tài)響應(yīng)上。一旦測(cè)試信號(hào)關(guān)閉，就很容易看到這種較低頻率的瞬態(tài)響應(yīng)。如果下游電路以 2% 的容差在 1.8 V 下運(yùn)行，則該 PDN 將無(wú)法通過(guò)認(rèn)證。
阻抗譜測(cè)量
PDN 的阻抗譜可以通過(guò)阻抗分析儀或矢量網(wǎng)絡(luò)分析儀（可以在阻抗模式下運(yùn)行）在測(cè)試試樣上確定。如果您確實(shí)使用矢量網(wǎng)絡(luò)分析儀，請(qǐng)確保在執(zhí)行測(cè)量時(shí)為您的連接器（通常是高質(zhì)量設(shè)備的 BNC 連接器）去嵌入 S 參數(shù)。此測(cè)量有助于解釋 PDN 上的瞬態(tài)行為，并可幫助您確定堆疊、去耦網(wǎng)絡(luò)或兩者需要如何更改以減少電源總線振鈴。
抖動(dòng)/相位噪聲測(cè)量
這最容易通過(guò)使用下游組件輸出的眼圖來(lái)確定。這是 I/O 通道的標(biāo)準(zhǔn)測(cè)量，需要在電路板上安裝一些用于信號(hào)完整性的測(cè)試結(jié)構(gòu)。
時(shí)鐘頻率變化
未鎖定到高度穩(wěn)定的參考時(shí)鐘（例如，使用 PLL）的合成時(shí)鐘（例如，電壓頻率轉(zhuǎn)換器、VCO/NCO 等）除了定時(shí)抖動(dòng)之外，還會(huì)經(jīng)歷輸出頻率的一些變化。這也源于您的 PDN 中的漣漪。下面顯示了 500 MHz 時(shí)鐘的示例。在這里，我們看到在存在 ~250 mV 峰峰值振鈴的情況下，時(shí)鐘周期的變化超過(guò) 10%。
由于 PDN 上的噪聲引起的時(shí)鐘頻率變化。
直流穩(wěn)定性
測(cè)量直流穩(wěn)定性需要移除示波器輸入端的任何隔直電容并施加一些電壓偏移，使直流信號(hào)進(jìn)入示波器輸出的中間范圍。這使您可以看到任何低頻內(nèi)容對(duì)電源輸出的影響。您還可以通過(guò)將 FFT 應(yīng)用于時(shí)域測(cè)量來(lái)將任何隱藏的低頻內(nèi)容歸零。
收集所有這些測(cè)量結(jié)果的關(guān)鍵是使用具有足夠大帶寬、高分辨率、可調(diào)偏移和低衰減比的低阻抗探頭的示波器。市場(chǎng)上有很多選擇，但請(qǐng)務(wù)必與您的示波器制造商核對(duì)這些規(guī)格。
該預(yù)布局和后布局仿真工具中的Altium Designer ?可以給你看看到電位信號(hào)和電源完整性問(wèn)題在您的電路板產(chǎn)生的前一個(gè)原型，給你的，潛在的問(wèn)題可能在于一些提示。您還可以在單個(gè)平臺(tái)中訪問(wèn)一整套路由、制造計(jì)劃和數(shù)據(jù)管理功能。